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Verilog错误大全(1):仿真错误

上一篇 / 下一篇  2018-04-04 11:19:44 / 个人分类:Verilog

写bug很容易,debug则不然。

我们一起整理曾经利用verilog写出过的bug。


这是第一部分,仿真过程中的错误。


仿真编译就报错的情况,一般来说都是比较容易解决的。


在github上放了一段充满bug的代码,欢迎你亲自试一试。


https://github.com/ic7x24/verilog-bug-show



1


unexpected / not declared


常见基本语法错误


  • 比如模块声明parameter缺少#

  • 比如端口列表不全

  • ,或者;

  • 括号匹配不全

  • beginend匹配不全

  • 关键字拼写错误

  • 缺少endmodule

  • 特殊符号' , \``,?,:,“`

  • 非ASCII字符,全角半角错误

  • 常量或参数没有正确定义

  • 变量或者端口没有正确声明

  • 模块没有正确定义

  • `include路径未添加


2


Illegal reference/port/left-hand side to ...


变量类型定义错误

  • wire变量在always描述中赋值

  • 使用assign针对reg类型赋值

  • 实例化的输出端口连接到reg类型

  • <=< = : 多了空格


3


Can't resolve multiple ..


赋值方式错误

  • 阻塞赋值与非阻塞赋值混用

  • 同一信号在多处被赋值驱动

  • 在两个以上always内对同一变量赋值





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wwei1988的个人澳门永利娱场 引用 删除 sdlyyuxi   /   2018-04-09 16:05:22
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  • 更新时间: 2018-04-10

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